Laporan Akhir Modul 2 Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian  

6. Analisa  

7. Download File  

1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

           3. Power DC

Gambar 5. Power DC

           4. Switch (SW-SPDT)

Gambar 6. Switch

          5.  Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi[Kembali]

4. Prinsip Kerja[Kembali]

Pada rangkaian percobaan 1 ini, digunakan jenis IC 74LS112 (J-K Flip-Flop) dan IC 7474 (D Flip-Flop). Pada percobaan ini, input dihubungkan pada B0, B1, B2, B3, B4, B5, dan B6, sedangkan output Q dan Q' dihubungkan pada H3, H4, H6, dan H7. Pada rangkaian J-K flip-flop, kaki R dihubungkan ke B0, kaki S dihubungkan ke B1, kaki J dihubungkan ke B2, kaki CLK dihubungkan ke B3, kaki K dihubungkan ke B4, kaki Q dihubungkan ke H7 dan kaki Q' dihubungkan ke H6. Sementara, pada rangkaian D flip-flop, kaki D dihubungkan ke B5, kaki CLK dihubungkan ke B6, kaki Q dihubungkan ke H4, dan kaki Q' dihubungkan ke H3.

Pada percobaan ini, kondisi input dan output divariasikan, dimana yang paling berpengaruh adalah S dan R yang bersifat active low atau aktif saat berlogika 0. Jika S aktif, maka Q berlogika 1, sebaliknya pada R, jika R aktif, maka Q' berlogika 1. Namun, jika S dan R tidak aktif, maka output dipengaruhi oleh kaki J, K, dan CLK pada J-K flip-flop, dan kaki D dan CLK pada D flip-flop.

 

J-K Flip-Flop

Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S flip flop yang mana pada rangkaian J-K Flip-Flop kondisi terlarangnya hilang atau ditiadakan. Pada JK flip-flop, terdapat dua input utama: J dan K. Flip-flop ini memiliki sifat khusus yang memungkinkan perubahan keadaan sesuai dengan input J, K, dan sinyal clock. Ketika clock naik, perubahan terjadi berdasarkan kondisi berikut:

J = 1, K = 1: Flip-flop akan beralih keadaan (toggle).

J = 1, K = 0: Output Q akan menjadi 1.

J = 0, K = 1: Output Q akan menjadi 0.

J = 0, K = 0: Output Q tidak berubah (keadaan dipertahankan).

Dalam rangkaian ini, output yang dihasilkan akan didasarkan pada variasi input yang diberikan, sesuai dengan tabel kebenaran dari J-K Flip Flop.

D Flip-Flop

Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, outputnya juga akan disesuaikan dengan variasi input yang diberikan, berdasarkan tabel kebenarannya:

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

 

7. Download File[Kembali]

Download Rangkaian [Download]

Download Video Simulasi [Download]

Download HTML [Download]

Download Datasheet IC 74LS112 (J-K Flip Flop) [Download]

Download Datasheet IC 7474 (D Flip Flop) [Download]

Download Datasheet Switch [Download]